随着智能手机的普及，拍照/摄像已经成为我们日常生活中不可或缺的一部分，而CMOS图像传感器（英文简称：CIS）作为一种固态成像器件，其特性和性能的持续改进，极大地促进了图像输入设备的发展。CMOS图像传感器的应用已经扩展到安防和网络摄像头、工厂自动化机器视觉、辅助驾驶和自动驾驶等领域。索尼（Sony）从年开始开发CMOS图像传感器；年，索尼的第一款CMOS图像传感器“IMX”商品化；年，搭载独创的列并行A/D转换电路的CMOS图像传感器商品化；年，感光度达到传统产品2倍的背照式（BSI）CMOS图像传感器商品化；年，凭借感光像素单元和信号处理单元的堆叠结构，实现高画质、多功能、小型化的堆叠式CMOS图像传感器商品化；年，索尼在全球范围内率先将Cu-Cu（铜-铜）连接应用于CMOS图像传感器，实现小型化、高性能和生产效率提升。一直以来，索尼通过不断的技术创新，始终引领CMOS图像传感器产业的发展。回望历史，推动CMOS图像传感器重大突破的技术创新主要源自背照式结构和3D堆叠式结构的发展及创新。
图1前照式（FSI）CMOS图像传感器和背照式（BSI）CMOS图像传感器横截面对比图。背照式结构可避免金属走线、晶体管的影响，从而增加感光像素的进光量，同时也能抑制光入射角度变化导致感光度下降的问题。即使面对夜景等昏暗场所，也能拍摄流畅、高画质的影像。
背照式结构的这一突破，使得CMOS图像传感器在众多专业领域获得青睐，并加速了其对CCD图传感器的取代。此外，背照式结构还进一步推动了堆叠式CMOS图像传感器的发展。堆叠式CMOS图像传感器使用构建有逻辑电路的衬底替代了背照式CMOS图像传感器所需的支撑衬底（如图2所示），从而满足智能手机的小型化、多功能需求。第一款堆叠式CMOS图像传感器采用硅通孔（TSV）技术实现感光像素芯片与逻辑电路芯片的连接，但后来采用Cu-Cu连接代替了TSV，并实现了多点连接，如图3所示。
图2背照式结构推动了堆叠式CMOS图像传感器，第一代堆叠式CMOS图像传感器使用TSV工艺将传感器芯片连接到逻辑芯片。
图3利用Cu-Cu连接替代TSV，Cu-Cu连接是感光像素芯片与逻辑电路芯片通过在各堆叠面上构建的Cu焊盘直接连接的方式。这种连接方式无需穿透感光像素芯片，也不需要专门的连接区域，因此，可以实现CMOS图像传感器的进一步小型化和生产效率的提升。
索尼半导体解决方案负责CMOS图像传感器开发的高级副总经理YusukeOike博士，在最新发表的论文“EvolvingImageSensorArchitecturethroughStackingdevices”中介绍了为满足图像传感器小型化和高功能化需求，而不断发展的3D堆叠技术和CMOS图像传感器架构，并展望了感光像素并行电路体系结构，以及CMOS图像传感器集成边缘人工智能（AI）技术的发展前景。麦姆斯咨询对该论文进行了节选编译，以飨读者。1、高速图像传感器的技术演进列并行ADC架构
图4列并行ADC转换技术
列并行ADC的采用显著改善了CMOS图像传感器的高速率性能。列并行ADC，即在每个感光像素的垂直列并列配置ADC。这样就能够以最短长度将垂直信号线上读取的模拟信号直接传输给各列的ADC，从而抑制模拟信号传输中混入的噪点导致的画质下降问题，同时，也能高速地读取信号。另外，凭借模拟、数字两个电路进行高精度降噪的双重降噪技术，也降低了噪点。
图5传感器和逻辑处理优化之间的权衡。对于感光像素，3到4层金属互连就足够了，但是对于高度集成的ADC，需要近10层金属互连。CMOS图像传感器堆叠式结构的优势之一，就是它消除了工艺选择中的这种权衡，并可以对每种功能采用最佳工艺。
大画幅图像传感器的堆叠结构利用堆叠式结构的列并行ADC结构，对于提高具有高像素计数和高分辨率图像传感器的视频性能非常有效，但最优的堆叠结构会因为图像传感器的规格而有所不同。特别是，图像传感器的芯片尺寸会根据光学尺寸而变化，范围从智能手机中使用的1/4英寸（3.6mmx2.7mm）到单镜头相机的35mm全画幅（36mmx24mm），即便是消费类相机，最佳的堆叠工艺也可能有所不同。
图6右图展示了Chip-on-Chip（CoC）堆叠工艺和Wafer-on-Wafer（WoW）堆叠工艺之间的对比。主流的堆叠结构，主要是智能手机应用的CMOS图像传感器，采用WoW工艺，具有生产效率高的优势，但传感器芯片的尺寸和逻辑芯片必须相同。另一方面，CoC堆叠结构中逻辑芯片的尺寸可以小于光学尺寸较大的图像传感器，此外，CoC堆叠结构既可用于前照式，也可用于背照式。左图展示了外围电路占位面积与光学尺寸的关系与最优堆叠工艺的选择。对于WoW工艺，当外围电路尺寸与像素芯片尺寸相同时，达到最佳的面积效率。另一方面，当外围电路尺寸与像素芯片尺寸相比足够小时，CoC工艺比WoW工艺更具成本优势。
图7展示了一款采用WoW工艺的35mm全画幅堆叠式CMOS图像传感器
3层堆叠式结构
图8随着堆叠技术的进一步发展，左图展示了一种3层堆叠式CMOS图像传感器，上层为背照式CMOS图像传感器，中层为DRAM，下层为逻辑外围电路。DRAM用作具有高传输带宽的帧存储器和图像数据的临时缓存器。如右图所示，每一层通过TSV连接，像素输出信号通过像素阵列外围区域中的两级TSV连接到逻辑电路。将数字转换后的图像数据从下层的逻辑电路传输到芯片中间层的DRAM芯片进行存储。对于智能手机中的视频录制，可以加速像素读出扫描，从而减少拍摄运动物体时的失真，并以高帧速率实现慢动作拍摄。
2、像素并行架构的实际应用年左右，CCD图像传感器在成像质量方面仍然占主导地位，当时开始研究利用CMOS图像传感器集成CMOS电路的能力以获得更高的功能性。通过在每个像素上增加数字转换和功能电路，提出了显著的性能改进和增加的功能，但在当时，像素尺寸太大无法提高分辨率，并且由于感光面积的减小而降低了灵敏度。
图9像素并行架构成为现实。CMOS图像传感器的堆叠结构已经从TSV连接演变为Cu-Cu连接，Cu-Cu连接的间距减小使得以接近像素大小的间隔进行连接成为可能。此前，从像素阵列逐行扫描的模拟信号，由布置在像素阵列下方的ADC转换为数字信号，现在，由于Cu-Cu连接的间距减小，使得直接连接像素区域下方逻辑芯片的像素并行电路架构成为可能。
像素并行ADC图像传感器
图10左图展示了像素并行ADC图像传感器的配置。只有位于片上透镜和滤色片正下方的光电二极管以及电荷转移和电压转换所需要的晶体管集成在传感器芯片上，它们通过“Cu-Cu连接”连到布置在像素正下方逻辑芯片上的ADC。右图展示了一款万像素并行ADC图像传感器示例。其中具有6.9μm间距的所有像素通过两个“Cu-Cu连接”连到光电二极管正下方的逻辑芯片，并且所有像素由集成在6.9μmx6.9μm区域上的ADC同时进行数字转换。由于所有像素可以同时被数字转换，因此获得全局快门的功能，其中所有像素的曝光周期相同。即使是高速移动的物体，相机也能捕捉到没有任何失真的瞬间，而传统的卷帘式快门会使物体成像失真。
光子计数图像传感器光子计数图像传感器作为一种利用Cu-Cu连接堆叠的感光像素并行数字转换架构，已经引起了业界广泛
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